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1212 #define _DPLL_A (dev_priv->info->display_mmio_offset + 0x6014)
1213 #define _DPLL_B (dev_priv->info->display_mmio_offset + 0x6018)
1275 #define _DPLL_A_MD (dev_priv->info->display_mmio_offset + 0x601c) /* 965+ only */
1312 #define _DPLL_B_MD (dev_priv->info->display_mmio_offset + 0x6020) /* 965+ only */
1345 #define DSPCLK_GATE_D (dev_priv->info->display_mmio_offset + 0x6200)
1464 #define _PALETTE_A (dev_priv->info->display_mmio_offset + 0xa000)
1465 #define _PALETTE_B (dev_priv->info->display_mmio_offset + 0xa800)
1836 #define _HTOTAL_A (dev_priv->info->display_mmio_offset + 0x60000)
1837 #define _HBLANK_A (dev_priv->info->display_mmio_offset + 0x60004)
1838 #define _HSYNC_A (dev_priv->info->display_mmio_offset + 0x60008)
1839 #define _VTOTAL_A (dev_priv->info->display_mmio_offset + 0x6000c)
1840 #define _VBLANK_A (dev_priv->info->display_mmio_offset + 0x60010)
1841 #define _VSYNC_A (dev_priv->info->display_mmio_offset + 0x60014)
1842 #define _PIPEASRC (dev_priv->info->display_mmio_offset + 0x6001c)
1843 #define _BCLRPAT_A (dev_priv->info->display_mmio_offset + 0x60020)
1844 #define _VSYNCSHIFT_A (dev_priv->info->display_mmio_offset + 0x60028)
1847 #define _HTOTAL_B (dev_priv->info->display_mmio_offset + 0x61000)
1848 #define _HBLANK_B (dev_priv->info->display_mmio_offset + 0x61004)
1849 #define _HSYNC_B (dev_priv->info->display_mmio_offset + 0x61008)
1850 #define _VTOTAL_B (dev_priv->info->display_mmio_offset + 0x6100c)
1851 #define _VBLANK_B (dev_priv->info->display_mmio_offset + 0x61010)
1852 #define _VSYNC_B (dev_priv->info->display_mmio_offset + 0x61014)
1853 #define _PIPEBSRC (dev_priv->info->display_mmio_offset + 0x6101c)
1854 #define _BCLRPAT_B (dev_priv->info->display_mmio_offset + 0x61020)
1855 #define _VSYNCSHIFT_B (dev_priv->info->display_mmio_offset + 0x61028)
1916 #define PORT_HOTPLUG_EN (dev_priv->info->display_mmio_offset + 0x61110)
1946 #define PORT_HOTPLUG_STAT (dev_priv->info->display_mmio_offset + 0x61114)
2203 #define PFIT_CONTROL (dev_priv->info->display_mmio_offset + 0x61230)
2221 #define PFIT_PGM_RATIOS (dev_priv->info->display_mmio_offset + 0x61234)
2233 #define PFIT_AUTO_RATIOS (dev_priv->info->display_mmio_offset + 0x61238)
2281 #define BLC_HIST_CTL (dev_priv->info->display_mmio_offset + 0x61260)
2967 #define _PIPEADSL (dev_priv->info->display_mmio_offset + 0x70000)
2970 #define _PIPEACONF (dev_priv->info->display_mmio_offset + 0x70008)
3012 #define _PIPEASTAT (dev_priv->info->display_mmio_offset + 0x70024)
3099 #define DSPFW1 (dev_priv->info->display_mmio_offset + 0x70034)
3107 #define DSPFW2 (dev_priv->info->display_mmio_offset + 0x70038)
3111 #define DSPFW3 (dev_priv->info->display_mmio_offset + 0x7003c)
3119 #define DSPFW4 (dev_priv->info->display_mmio_offset + 0x70070)
3120 #define DSPFW7 (dev_priv->info->display_mmio_offset + 0x7007c)
3230 /* define the WM info on Sandybridge */
3279 #define _PIPEAFRAMEHIGH (dev_priv->info->display_mmio_offset + 0x70040)
3282 #define _PIPEAFRAMEPIXEL (dev_priv->info->display_mmio_offset + 0x70044)
3293 #define _CURACNTR (dev_priv->info->display_mmio_offset + 0x70080)
3315 #define _CURABASE (dev_priv->info->display_mmio_offset + 0x70084)
3316 #define _CURAPOS (dev_priv->info->display_mmio_offset + 0x70088)
3322 #define _CURBCNTR (dev_priv->info->display_mmio_offset + 0x700c0)
3323 #define _CURBBASE (dev_priv->info->display_mmio_offset + 0x700c4)
3324 #define _CURBPOS (dev_priv->info->display_mmio_offset + 0x700c8)
3339 #define _DSPACNTR (dev_priv->info->display_mmio_offset + 0x70180)
3373 #define _DSPAADDR (dev_priv->info->display_mmio_offset + 0x70184)
3374 #define _DSPASTRIDE (dev_priv->info->display_mmio_offset + 0x70188)
3375 #define _DSPAPOS (dev_priv->info->display_mmio_offset + 0x7018C) /* reserved */
3376 #define _DSPASIZE (dev_priv->info->display_mmio_offset + 0x70190)
3377 #define _DSPASURF (dev_priv->info->display_mmio_offset + 0x7019C) /* 965+ only */
3378 #define _DSPATILEOFF (dev_priv->info->display_mmio_offset + 0x701A4) /* 965+ only */
3379 #define _DSPAOFFSET (dev_priv->info->display_mmio_offset + 0x701A4) /* HSW */
3380 #define _DSPASURFLIVE (dev_priv->info->display_mmio_offset + 0x701AC)
3401 #define SWF00 (dev_priv->info->display_mmio_offset + 0x71410)
3402 #define SWF01 (dev_priv->info->display_mmio_offset + 0x71414)
3403 #define SWF02 (dev_priv->info->display_mmio_offset + 0x71418)
3404 #define SWF03 (dev_priv->info->display_mmio_offset + 0x7141c)
3405 #define SWF04 (dev_priv->info->display_mmio_offset + 0x71420)
3406 #define SWF05 (dev_priv->info->display_mmio_offset + 0x71424)
3407 #define SWF06 (dev_priv->info->display_mmio_offset + 0x71428)
3408 #define SWF10 (dev_priv->info->display_mmio_offset + 0x70410)
3409 #define SWF11 (dev_priv->info->display_mmio_offset + 0x70414)
3410 #define SWF14 (dev_priv->info->display_mmio_offset + 0x71420)
3411 #define SWF30 (dev_priv->info->display_mmio_offset + 0x72414)
3412 #define SWF31 (dev_priv->info->display_mmio_offset + 0x72418)
3413 #define SWF32 (dev_priv->info->display_mmio_offset + 0x7241c)
3416 #define _PIPEBDSL (dev_priv->info->display_mmio_offset + 0x71000)
3417 #define _PIPEBCONF (dev_priv->info->display_mmio_offset + 0x71008)
3418 #define _PIPEBSTAT (dev_priv->info->display_mmio_offset + 0x71024)
3419 #define _PIPEBFRAMEHIGH (dev_priv->info->display_mmio_offset + 0x71040)
3420 #define _PIPEBFRAMEPIXEL (dev_priv->info->display_mmio_offset + 0x71044)
3426 #define _DSPBCNTR (dev_priv->info->display_mmio_offset + 0x71180)
3431 #define _DSPBADDR (dev_priv->info->display_mmio_offset + 0x71184)
3432 #define _DSPBSTRIDE (dev_priv->info->display_mmio_offset + 0x71188)
3433 #define _DSPBPOS (dev_priv->info->display_mmio_offset + 0x7118C)
3434 #define _DSPBSIZE (dev_priv->info->display_mmio_offset + 0x71190)
3435 #define _DSPBSURF (dev_priv->info->display_mmio_offset + 0x7119C)
3436 #define _DSPBTILEOFF (dev_priv->info->display_mmio_offset + 0x711A4)
3437 #define _DSPBOFFSET (dev_priv->info->display_mmio_offset + 0x711A4)
3438 #define _DSPBSURFLIVE (dev_priv->info->display_mmio_offset + 0x711AC)
3687 #define _PIPEA_DATA_M1 (dev_priv->info->display_mmio_offset + 0x60030)
3689 #define _PIPEA_DATA_N1 (dev_priv->info->display_mmio_offset + 0x60034)
3692 #define _PIPEA_DATA_M2 (dev_priv->info->display_mmio_offset + 0x60038)
3694 #define _PIPEA_DATA_N2 (dev_priv->info->display_mmio_offset + 0x6003c)
3697 #define _PIPEA_LINK_M1 (dev_priv->info->display_mmio_offset + 0x60040)
3699 #define _PIPEA_LINK_N1 (dev_priv->info->display_mmio_offset + 0x60044)
3702 #define _PIPEA_LINK_M2 (dev_priv->info->display_mmio_offset + 0x60048)
3704 #define _PIPEA_LINK_N2 (dev_priv->info->display_mmio_offset + 0x6004c)
3709 #define _PIPEB_DATA_M1 (dev_priv->info->display_mmio_offset + 0x61030)
3710 #define _PIPEB_DATA_N1 (dev_priv->info->display_mmio_offset + 0x61034)
3712 #define _PIPEB_DATA_M2 (dev_priv->info->display_mmio_offset + 0x61038)
3713 #define _PIPEB_DATA_N2 (dev_priv->info->display_mmio_offset + 0x6103c)
3715 #define _PIPEB_LINK_M1 (dev_priv->info->display_mmio_offset + 0x61040)
3716 #define _PIPEB_LINK_N1 (dev_priv->info->display_mmio_offset + 0x61044)
3718 #define _PIPEB_LINK_M2 (dev_priv->info->display_mmio_offset + 0x61048)
3719 #define _PIPEB_LINK_N2 (dev_priv->info->display_mmio_offset + 0x6104c)
4712 #define G4X_AUD_VID_DID (dev_priv->info->display_mmio_offset + 0x62020)