Lines Matching defs:reg
1013 u16 reg;
1022 ®);
1029 reg &
1042 reg);
1054 ret_val = hw->phy.ops.read_reg(hw, I217_INBAND_CTRL, ®);
1059 reg &= ~I217_INBAND_CTRL_LINK_STAT_TX_TIMEOUT_MASK;
1063 reg |= 5 << I217_INBAND_CTRL_LINK_STAT_TX_TIMEOUT_SHIFT;
1069 reg |= 50 <<
1076 ret_val = hw->phy.ops.write_reg(hw, I217_INBAND_CTRL, reg);
1119 u32 reg = link << (E1000_LTRV_REQ_SHIFT + E1000_LTRV_NOSNOOP_SHIFT) |
1197 reg |= lat_enc | (lat_enc << E1000_LTRV_NOSNOOP_SHIFT);
1198 E1000_WRITE_REG(hw, E1000_LTRV, reg);
1201 reg = E1000_READ_REG(hw, E1000_SVT) & ~E1000_SVT_OFF_HWM_MASK;
1202 reg |= obff_hwm;
1203 E1000_WRITE_REG(hw, E1000_SVT, reg);
1206 reg = E1000_READ_REG(hw, E1000_SVCR);
1207 reg |= E1000_SVCR_OFF_EN;
1212 reg |= E1000_SVCR_OFF_MASKINT;
1213 E1000_WRITE_REG(hw, E1000_SVCR, reg);
2481 u32 reg = 0;
2505 reg = ctrl_reg & ~(E1000_CTRL_SPD_1000 | E1000_CTRL_SPD_100);
2506 reg |= E1000_CTRL_FRCSPD;
2507 E1000_WRITE_REG(hw, E1000_CTRL, reg);
3083 u16 reg;
3111 hw->phy.ops.read_reg(hw, BM_PORT_GEN_CFG, ®);
3112 reg &= ~BM_WUC_HOST_WU_BIT;
3113 hw->phy.ops.write_reg(hw, BM_PORT_GEN_CFG, reg);
4951 u32 ctrl, reg;
5020 reg = E1000_READ_REG(hw, E1000_FEXTNVM3);
5021 reg &= ~E1000_FEXTNVM3_PHY_CFG_COUNTER_MASK;
5022 reg |= E1000_FEXTNVM3_PHY_CFG_COUNTER_50MSEC;
5023 E1000_WRITE_REG(hw, E1000_FEXTNVM3, reg);
5049 reg = E1000_READ_REG(hw, E1000_KABGTXD);
5050 reg |= E1000_KABGTXD_BGSQLBIAS;
5051 E1000_WRITE_REG(hw, E1000_KABGTXD, reg);
5155 u32 reg;
5160 reg = E1000_READ_REG(hw, E1000_CTRL_EXT);
5161 reg |= (1 << 22);
5164 reg |= E1000_CTRL_EXT_PHYPDEN;
5165 E1000_WRITE_REG(hw, E1000_CTRL_EXT, reg);
5168 reg = E1000_READ_REG(hw, E1000_TXDCTL(0));
5169 reg |= (1 << 22);
5170 E1000_WRITE_REG(hw, E1000_TXDCTL(0), reg);
5173 reg = E1000_READ_REG(hw, E1000_TXDCTL(1));
5174 reg |= (1 << 22);
5175 E1000_WRITE_REG(hw, E1000_TXDCTL(1), reg);
5178 reg = E1000_READ_REG(hw, E1000_TARC(0));
5180 reg |= (1 << 28) | (1 << 29);
5181 reg |= (1 << 23) | (1 << 24) | (1 << 26) | (1 << 27);
5182 E1000_WRITE_REG(hw, E1000_TARC(0), reg);
5185 reg = E1000_READ_REG(hw, E1000_TARC(1));
5187 reg &= ~(1 << 28);
5189 reg |= (1 << 28);
5190 reg |= (1 << 24) | (1 << 26) | (1 << 30);
5191 E1000_WRITE_REG(hw, E1000_TARC(1), reg);
5195 reg = E1000_READ_REG(hw, E1000_STATUS);
5196 reg &= ~(1UL << 31);
5197 E1000_WRITE_REG(hw, E1000_STATUS, reg);
5203 reg = E1000_READ_REG(hw, E1000_RFCTL);
5204 reg |= (E1000_RFCTL_NFSW_DIS | E1000_RFCTL_NFSR_DIS);
5210 reg |= (E1000_RFCTL_IPV6_EX_DIS | E1000_RFCTL_NEW_IPV6_EXT_DIS);
5211 E1000_WRITE_REG(hw, E1000_RFCTL, reg);
5216 reg = E1000_READ_REG(hw, E1000_PBECCSTS);
5217 reg |= E1000_PBECCSTS_ECC_ENABLE;
5218 E1000_WRITE_REG(hw, E1000_PBECCSTS, reg);
5220 reg = E1000_READ_REG(hw, E1000_CTRL);
5221 reg |= E1000_CTRL_MEHE;
5222 E1000_WRITE_REG(hw, E1000_CTRL, reg);
5538 u32 reg;
5550 reg = E1000_READ_REG(hw, E1000_PHY_CTRL);
5551 reg |= (E1000_PHY_CTRL_GBE_DISABLE |
5553 E1000_WRITE_REG(hw, E1000_PHY_CTRL, reg);
5574 reg = E1000_READ_REG(hw, E1000_CTRL);
5575 E1000_WRITE_REG(hw, E1000_CTRL, reg | E1000_CTRL_PHY_RST);