Lines Matching defs:reg
64 atge_mii_read(void *arg, uint8_t phy, uint8_t reg)
73 MDIO_SUP_PREAMBLE | MDIO_CLK_25_4 | MDIO_REG_ADDR(reg));
86 phy, reg);
97 if (reg == MII_STATUS)
99 else if (reg == MII_EXTSTATUS)
107 atge_mii_write(void *arg, uint8_t phy, uint8_t reg, uint16_t val)
117 MDIO_SUP_PREAMBLE | MDIO_CLK_25_4 | MDIO_REG_ADDR(reg));
129 atge_error(atgep->atge_dip, "PHY (%d) write timeout:reg %d,"
130 " val :%d", phy, reg, val);
187 uint16_t reg, pn;
207 reg = atge_mii_read(atgep, phyaddr, ATPHY_CDTC);
209 if ((reg & PHY_CDTC_ENB) == 0)
215 reg = atge_mii_read(atgep, phyaddr, ATPHY_CDTS);
217 if ((reg & PHY_CDTS_STAT_MASK) != PHY_CDTS_STAT_OPEN) {
231 reg = atge_mii_read(atgep, phyaddr, ATPHY_DBG_DATA);
232 atge_mii_write(atgep, phyaddr, ATPHY_DBG_DATA, reg | 0x03);
272 uint16_t reg;
276 reg = atge_mii_read(atgep, phyaddr, ATPHY_DBG_DATA);
277 atge_mii_write(atgep, phyaddr, ATPHY_DBG_DATA, reg & 0xDFFF);
283 reg = atge_mii_read(atgep, phyaddr, ATPHY_DBG_DATA);
284 atge_mii_write(atgep, phyaddr, ATPHY_DBG_DATA, reg & 0xFFF7);
350 atge_l1c_mii_read(void *arg, uint8_t phy, uint8_t reg)
358 return (atge_mii_read(arg, phy, reg));
362 atge_l1c_mii_write(void *arg, uint8_t phy, uint8_t reg, uint16_t val)
370 if (reg == MII_CONTROL) {
378 atge_mii_write(arg, phy, reg, val | MII_CONTROL_RESET);
381 atge_mii_write(arg, phy, reg, val);